分类名称 | 标题 | 日期 |
---|---|---|
[ verilog ] | AHB总线译码器信号HADDRS问题 | 2018-04-23 |
[ verilog ] | 用米利状态机实现BCD转余3码中,状态量q0q1q2代表什么? | 2018-05-31 |
[ verilog ] | Verilog 错误near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDE | 2018-06-29 |
[ verilog ] | verilog代码编译报错 Can't synthesize current design -- Top partition does not contain any logic? | 2019-11-21 |
[ verilog ] | Verilog编程求助! | 2019-12-04 |
[ verilog ] | vivado如何将125MHz的时钟分频为约7.5hz | 2019-12-08 |
[ verilog ] | VerilogHDL always时序电路上升沿触发,begin end中的语句每个上升沿都全部执行一遍吗 | 2020-04-15 |
[ verilog ] | fpga中osd这个ip核可以只用ise来实现功能吗该如何调用呢 | 2021-07-26 |
[ verilog ] | 用两级4比特计数器实现8比特的计数功能的verilog代码 | 2021-09-25 |
[ verilog ] | Verilog HDL 如何用 function 函数改变参数的值 | 2022-01-26 |