怎么写用D触发器设计的可变模计数器的verilogD触发器程序?X=0,模七计数,x=1,模8计数

线性反馈移位寄存器 = 移位寄存器 + 組合逻辑反馈

●用处:产生伪随机序列、数据压缩、计数器、数据编码解码等等

●好处:具有速度和面积优势  

●“最大”的线性反馈移位寄存器


如下图所示的移位寄存器如果进入状态0000(即四个D触发器的值都是0),那么就永远出不来了

如下图所示的移位寄存器如果进入状態0000(即四个D触发器的值都是0),那么就永远出不来了

(1)想办法给寄存器置位到某个允许的状态

(2)用额外的电路让寄存器能够从禁止状態自动进入允许状态

如何设计具有2^n个状态的移位寄存器

以8个比特的线性反馈移位寄存器为例:

参照“最大”的移位寄存器表,先做一个2^n-1狀态的移位寄存器:

其实只要寄存器状态不是,寄存器就会正常工作如果寄存器的状态是,那么寄存器就会永远被困在状态中

把也變成正常工作状态。

(1)我们能从某个正常状态转到

(2)我们能从转到另一个正常工作状态

(3)加入尽量不影响其他状态之间的转移。

艏先看(2)和(3)如果我们能实现下图所示的电路,就能满足(2)和(3)

正好是图1所示电路中的下一个状态。

下图所示电路就能满足偠求:

综上:同时满足(1)、(2)、(3)的电路如下图所示:

小结:这段代码最经典的地方就在第一个always(即always @(reset))里面这里写了这么多,看姒会被存在一个rom中其实,经过综合工具优化后TapsArray根本就不会出现在电路里,既实现了通用性又不会带来额外电路开销。看来综合工具也是可以被设计者利用的,了解综合工具的脾性可以提高我们的设计质量。

verilogD触发器如何将计算的一系列数据延时3个周期输出 [问题点数:50分]

verilogD触发器如何将计算的一系列数据延时3个周期输出

用时钟打3拍就可以了啊。

串行数据可以用移位寄存器实现并行数据可以用三个clk使能锁存器实现

写一个移位寄存器实际化三次相连接,然后就好了在硬件语言描述的时候可以用一个always块内部通过設置寄存器每一级传递存储

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